Layerscape Access LA12xx Development System

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Features

Host Processor

  • LX2160A, 16x Arm® Cortex®-A72 CPU, 2.2GHz

Programmablible Baseband Processor

  • 6x 32-bit e200 Power® Architecture core complex @ 614.4 MHz
  • Up to 8x VSPA3-16 @ 614.4 MHz (=1.3 TFLOP)
  • 2MB On-Chip SRAM memory

System Memory

  • 1x 72-bit DDR4 port (64-bit data, 8-bit ECC)
  • 32GB total capacity (16GB per UDIMM)
  • Flash: 128MB NOR, 128GB eMMC

Connectivity and I/O

  • 2x 10/5G/2.5 GbE RJ45 connectors
  • 1x 25 GbE SFP+ optical cage
  • PCIex2 (up to Gen3) based M.2 Type E
  • USB - Two high-speed USB 3.0 ports with integrated PHYs
  • FR2 interface: 2x {I+Q} HS-DCS complex sampling rate of 1966.08 or 983.04 Msps
  • FR1 interface: 4x {I+Q} LS-DCS complex sampling up to 491.52 Msps

Time Synch & Clocks

  • Si5518 clock generator for 122.88 MHz, 156.25 MHz and 125 MHz Sysclk option
  • Si5332HD14719-GM3 clock generator for 100 MHz / 125 MHz
  • IEEE 1588 interface
  • u-blox GPS module
  • SYSCLK and SerDes clocks
  • Ethernet clocks

Acceleration

  • Forward Error Correction Unit (FECU)
  • 3GPP 5G/NR 38.212 compliant gNB and UE modes
  • Polar decoder/encoder
  • LDPC decoder/encoder

Other I/O

  • 1x tri-speed RGMII interface
  • 1x USIM module
  • JTAG

購入オプション

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